集成電路的發展主要方式是通過縮減晶體管尺寸提高性能和集成度，同時降低功耗和制本。隨著5 nm及以下節點CMOS技術逐漸應用于商用超大規模集成電路中，硅基晶體管的繼續微縮面臨著來自功耗、成本甚至是物理極限的限制。為了繼續推進集成電路的發展，學術界和工業界對未來電子學的核心材料、器件結構以及系統架構進行了廣泛探索和深入研究。其中，最受關注的方式就是采用超薄、高載流子遷移率的半導體構建比硅基晶體管具有更好可縮減性和更高性能的CMOS器件。碳納米管晶體管已經展現出超越商用硅基晶體管的潛力，因此在未來的數字集成電路應用中被寄予厚望。然而，大多數研究工作關注器件的柵長縮減，因此并未真正展現碳納米管晶體管在集成度方面的潛力。柵間距（CGP）是衡量晶體管集成密度的關鍵特征尺寸，而當前學術界展示的基于碳納米管或者其他低維半導體的晶體管柵間距普遍較大（一般大于400 nm），無法真正實現高密度集成。因此，探索在受限的柵間距下，碳納米管晶體管和電路相對于主流硅基技術的性能優勢，并制定碳納米管的一代技術指標，對于碳納米管技術的標準化具有重要意義。

2023年7月17日，北京元芯碳基集成電路研究院、北京大學電子學院、碳基電子學研究中心、納米器件物理與化學教育部重點實驗室張志勇-彭練矛聯合課題組首次展示了基于陣列碳納米管的90 nm節點晶體管和電路，探索了將碳基晶體管進一步縮減到10 nm節點的可能性。課題組利用前期發展的晶圓級高密度和高半導體純度（~ 300 CNT/μ，99.9999%，Science 368, 850, 2020）碳納米管陣列薄膜，同時縮減晶體管柵長和源漏接觸長度（接觸長度 Lcon= 80 nm，柵長Lg= 85 nm），制備出CGP為175 nm的碳納米管場效應晶體管，開態電流達到2.24 mA/μm，峰值跨導gm為1.64 mS/μm，性能超過硅基商用45 nm節點器件（圖1）。在此基礎上，通過器件版圖的優化，制備了整體面積僅為0.976 μm2的6晶體管（6T）靜態隨機存取存儲器（SRAM）單元，和90 nm 節點商用硅基CMOS工藝的SRAM單元面積（1 μm2）相對應（圖2）。在主流數字集成電路技術中，SRAM單元面積是衡量實際集成密度的重要參數。盡管大量的研究工作演示了碳納米管或者低維半導體材料的6T SRAM，但是單元面積（均大于2000 μm2）遠遠大于硅基90 nm節點的SRAM單元。本工作是首次采用非硅基半導體材料制備出整體面積小于1 μm2的6-T SRAM電路，表明碳基數字集成電路完全可以滿足90納米技術節點的集成度需求。

圖1：90 nm節點高性能陣列碳管晶體管。

圖2：90 nm節點碳管6T SRAM單元。

課題組進一步探索了碳基晶體管縮減的可能性，提出全接觸（Full Contact）結構，結合了側面接觸（Side Contact）和末端接觸（End Contact）的載流子注入機制，器件表現出更低的接觸電阻（~ 90 Ω·μm），同時具有更弱的接觸長度依賴性。基于Full Contact結構，課題組將碳管晶體管CGP縮減至55 nm，對應10 nm技術節點，同時性能優于硅基10 nm 節點PMOS晶體管，該結果表明陣列碳管晶體管在先進技術節點高性能數字集成電路中具有巨大潛力（圖3）。

圖3：基于Full Contact結構實現亞 10 nm節點陣列碳管晶體管。

相關研究成果以題為“微縮陣列碳納米管晶體管至亞10 nm 節點”（Scaling aligned carbon nanotube transistors to a sub-10 nm node）的論文，于7月17日在線發表于《Nature Electronics》（
https://www.nature.com/articles/s41928-023-00983-3）。北京大學前沿交叉學科研究院2018級博士研究生林艷霞和碳基電子學研究中心曹宇副研究員為共同第一作者，北京元芯碳基集成電路研究院、北京大學電子學院、碳基電子學研究中心彭練矛教授和張志勇教授為共同通訊作者，浙江大學金傳洪教授、香港大學徐琳博士等為合作作者。

上述研究得到、國家重點研發計劃、國家自然科學基金等項目的資助以及北京大學微納加工實驗室校級平臺的支持。

原文鏈接：
https://www.nature.com/articles/s41928-023-00983-3